Luento N: o 4 Tietokoneen logiikkasuunnittelu Negatiivisen numeron esitystapa 3 Lisävaruste Sign-magnitude Yhden täydennysosa Kaksi s Complementin käyttämää tietokonetta. Teeman esitys Luento nro 4 Tietokoneen logiikan suunnittelu Negatiivisen numeron esitys 3 Lisävarusteet Sign-magnitude Yksi s Complement Two s Complement käytetty tietokoneissa Esityksen transkripti.1 Luento N: o 4 Tietokoneen logiikkasuunnittelu.2 Negatiivisen numeron esitystapa 3 Lisävarusteet Sign-magnitude Yksi s Complement Two s Complement käytetty tietokoneissa ja useimmissa digitaalisissa järjestelmissä. positiivinen numero MSB 1 negatiivinen numero Ongelma Edustaa 0 esim. Luokan imagelink uk-text - suuri uk-margin-small-left uk-marginaali-pieni-oikea 3 Sign-magnitude edustava allekirjoitettu binääriluvut Merkittävin bitti edustaa merkkiä MSB on 0 positiivinen numero MSB 1 negatiivinen numero Ongelma Edustaa 0 esim. 0 0000 ja -0 1000 Ei laskentaystävällinen Sign Magnitude Form 1101-5 0010 2 1111-7 positiivinen numero MSB 1 negatiivinen numero Ongelma Edustaa 0 esim. otsikko 0 0000 ja -0 1000 Ei compu märitelmän ystävällinen Sign Magnitude Form 1101-5 0010 2 1111-7.4 1 s edustaa lukumäärää A-muoto määritellään ANSI IEEE 754: ssä Yksinkertainen tarkkuus, kaksinkertainen tarkkuus ja laajennettu tarkkuus.16 Kelluvat pistemäärät Yhden tarkan kelluvan pisteen binaarinen numero 1101100000111 2 1 101100000111 x 2 12 Normaloitu muoto S 0 Biased Exponent 10001011 127 12 139 Mantissa 10110000011100000000000 piilotettu 1 Mantissa 1000101110110000011100000000000 0 Biased ExpS.17 Kelluvat pistemäärät 1 101 x 2 5 -1 01011 x 2 -126 0 10000100 10100000000000000000000 0 00000001 01011000000000000000000 1 00000000 00000000000000000000000 0 11111111 00000000000000000000000 0.kevää muuntaa Base 16 - numerojärjestelmä Kymmenen numeroa ja kuusi aakkosia 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C, D, E, F Imagelink uk-text-large uk-marginaali-pieni-left uk-marginaali-pieni-oikea 18 Hexadecimal-numerojärjestelmän tarve Pitkä binääriluvut on vaikea lukea ja kirjoittaa helposti siirtää tai pudottaa vähän Useimmat digitaaliset järjestelmät Prosessi binaaritietoja ryhmissä, jotka ovat neljän bittien kerrannaisia - helppo muuntaa Base 16 - numerojärjestelmä Kymmenen numeroa ja kuusi aakkosmerkkiä 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C , D, E, F helposti muuntaa Base 16 - numerojärjestelmä Kymmenen numeroa ja kuusi aakkosia 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C, D, E, F Otsikko Hexadecimal-numerojärjestelmän tarve Pitkä binääriluku on vaikea lukea ja kirjoittaa helposti siirtää tai pudottaa vähän Useimmat digitaaliset järjestelmät käsittelevät binääritietoja ryhmissä, jotka ovat neljän bittien kerrannaisia - helppo muuntaa Base 16 - numerojärjestelmä Kymmenen numeroa ja kuusi aakkosnumeerista merkkiä Hexadecimal numero System Counting heksadesimaalissa Kun pääsemme F: hen, aloitamme toisen kanssa Sarake ja jatka DecimalBinaryHexadecimalDecimalBinaryHexadecimal 000000810008 100011910019 200102101010A 300113111011B 401004121100C 501015131101D 601106141110E 701117151111F.20 Hexadecimal Number System laskeminen Hexadecimal DecimalHex-Decim al Hexa - Decimal Hexa - desimaali 161024183220 171125193321 1812261A3422 1913271B3523 2014281C3624 2115291D3725 2216301E3826 2317311F3927.21 Hexadecimal-numerojärjestelmä Binaarista heksadesimaalimuunnokseen LSB: stä alkaen korvataan jokainen 4-bittinen ryhmä vastaava heksadesimaalimerkki 1101 0110 1011 1001 0110 D 6 B9 6 Hexadecimal Binaarimuunnokseen Korvaa jokainen heksadesimaaliluku sopivilla neljällä bittiä FD 1 3 1111 1101 0001 0011.22 Hexadecimal Number System Hexadecimal-to-Decimal Conversion Sum-of-Weights Menetelmä CA02 h C x 16 3 A x 16 2 0 x 16 1 2 x 16 0 12 x 16 3 10 x 16 2 0 x 16 1 2 x 16 0 12 x 4096 10 x 256 0 x 16 2 x 1 49152 2560 0 2 51714.23 Heksadesimaalilukujärjestelmä desimaaliluku heksadesimaalimuunnokseen Toistuva 16-kertainen jakomenetelmä 16Hex Jäljellä oleva 85953 68750 6875B h tai 11 d 533 31250 31255h5h 30 1875 3h3h Tulos 35B h Pysäytä, kun 0 on saavutettu.24 Hexadecimal Number System Hexadecimal Addition Jokaisessa sarakkeessa, mieti kahdella heksadesimaaliluvulla niiden desimaali v Alueet Esimerkki Carry 1 2 AC 66 5 11 d B h 9 2 B 5C B 23 d 17 h B D7 BA 2 1 13 d D h 2 9 11 d B h.25 Heksadesimaaliluku Järjestelmä Hexadecimal vähennys Esimerkki Laina 111 92B521-6 15 D F h - 2AC626-C 14 d E h 67EF17-A 7 d 7 h 8-2 6 d 6 h. ADC voi muuntaa data sanoa syöttöjännitteet välillä 0 ja 5V ja sinun joko tarvitsevat, että tiedot ovat allekirjoittamattomia 0V 0, 5V maksimikoodi tai allekirjoitettu 2 5V 0, 0V max-ve, 5V max ve. Kun 2s täydennys on yleisin tietokoneen edustus allekirjoitettuihin tietoihin, muuntaminen edellä kuvattujen kahden muodon välillä on täysin yksinkertainen yksinkertaisesti kääntämään MSB. This On uskomattoman halpa lisätä ADC: n sisäiseen logiikkaan ja antaa ADC: lle toisen myyntipisteen datasheet. answered Mar 12 14 klo 12 19. Kysymyksessä, näyttää olevan olettaa, että kestää kauemmin ADC palauttaa arvo 2 s komplementtimuodossa kuin suorassa binaarissa Vaikka tämä voi tapahtua ADC: n tietyssä erityisen toteutuksessa, se ei ole totta yleisesti esimerkiksi MSP430 ser Mikroskooppien ADC-perifeerinen siru, joka ilmoittaa arvon suorassa binääri - tai 2 s-komplementissa, mutta molemmissa tapauksissa on sama määrä syklejä. Tällöin on mahdollista valita 2 s komplementti Ja suora binääri lähinnä tulee alas, miten anturit toimivat ja miten haluat käsitellä data. In suorassa binaarisessa tilassa, ADC antaa sinulle numero, joka edustaa suhdetta magnitudin analoginen määrä mitattuna lähes aina jännite ja koko - asteinen viitemäärä Esimerkiksi 10-bittinen ADC voi palauttaa arvot 0 - 1023 mukaan. Jos mittaat jännitteen sanoa, 1 25 V, joka on puolet ADC: n referenssijännitteestä sanotaan: 2 50 Volt, lukema binääri-koodi On puolet suurimmasta arvosta, jonka voit lukea - niin, 512, tai sen ulkopuolella, pyöristys ja epälineaarisuudet ADC. Esimerkiksi anna sanoa sinulla on muunnin, joka kertoo raketti polttoaineen määrä säiliössä 0V tarkoittaa, että säiliö on tyhjä ja 2 5V volttia Tarkoittaa sitä, että se on täysi joten liitä vain anturi ADC: äänsi ja poistu siitä. Huomaa kuitenkin, että edellä kohdassa ei ole mitään keinoa mitata negatiivisia jännitteitä. Mitä jos halusimme mitata rakettipolttoaineen virtausta sisään ja ulos Säiliö ja meillä oli muunnin tehdä niin ADC voi t mitata negatiivisia lukuja, joten meillä on ongelma Mutta siellä on helppo tapa väärentää se käyttäen 2 s täydentää tilassa Tässä tapauksessa anturin lähtö on uudelleen puolueellinen niin Että nollapiste on puolivälissä ADC: n ja kahden vertailujännitteen välissä. Toisin sanoen positiivisia virtauksia kuvataan 1-25V: n ja 50V: n välisillä jännitteillä ja negatiiviset virrat ovat 1 25V: n ja 0V: n välillä, joten virtaukset säiliöön antavat ADC: n Koodit 512-1023 ja virtaa ulos kiitos antaa koodit 511-0 suorassa binaarisessa muodossa. Nyt se on erittäin hankalaa Meidän on vähennettävä 512 jokaisesta mittauksesta ennen kuin teemme mitään, mikä antaa numeroita -512 511 pisteen 2 s täydentää tila on, että se doe S tämä sinulle. Kuitenkin, voit silti haluta käyttää suoraan binääri kanssa muunnin, joka tuottaa allekirjoitettu tuloksia Esimerkiksi teidän anturin voi olla differentiaalituotot Tässä tapauksessa haluat vähentää käänteinen tuotos ei invertoida ulostulo anyway, Joten ei ole mitään hyötyä käyttää 2 s täydentää. vastattu maaliskuu 12 14 klo 18 40. Kaksi s täydentää järjestelmä on käytössä, koska se johtuu siitä, miten yksinkertainen laitteisto luonnollisesti toimii Ajattele esimerkiksi auto s matkamittari, jonka olet palauttanut Nolla Sitten aseta vaihde taaksepäin ja aja taaksepäin 1 kilometrin päähän Älä tee tätä tosiasiallisesti Matkamittari, jos se menee mekaanisesti 0000 - 9999 Kaksi s täydentää järjestelmää käyttäytyy samalla tavoin. Huomaa, että en todellakaan tarjoa mitään Uutta tietoa täältä, vain matkamittarin esimerkki, jota joku voisi löytää hyödylliseltä - auttoi minua ymmärtämään kahden täydennysjärjestelmän syyt kun olin nuori. Sen jälkeen oli helppoa hyväksyä intuitiivisesti, että summit, subtra Ctors jne. Toimivat hyvin kahden s täydentää järjestelmää. Ja kyllä, minun Nissan s matkamittari toimii tällä tavalla. vastikuu 16 joulukuu 14 klo 21 46.Mikä tämä on suoraan binaarikoodi puhut oletan olet tarkoittaa, että merkkibit joka on 1 negatiiviselle ja 0 positiiviselle tai päinvastoin. Tässä on kaksi haittaa yli kaksi täydennystä, joita ei ole mainittu vielä pitkälti merkityksettömänä näinä päivinä ja yksi tärkeä. Suurelta osin merkityksettömänä on, että voit edustaa yhtä vähemmän numeroa eli 255 numeroa 8 bittiä Tämä on melko merkityksetön, kun sinulla on 32 tai 64 bittiä, mutta merkitsisi, kun sinulla oli vain vähän 4 tai 6 bittiä työskennellä. Tärkeämpää on, että on nyt kaksi tapaa edustaa samaa numeroa - erityisesti 0 - 0 ja -0, mutta 0 ja -0 ovat samat, joten sinun on varmistettava, että et vertaile näitä numeroita aina, kun teet tasa-arvokyselyn. Vastaus: Mar 12 14 klo 14.00. tässä Puhutaan merkin suuruusluvusta, milloin OP oli melko selkeästi puhuu allekirjoittamattomasta binäärikuvauksesta Joe Hass Mar 12 14 14 59.Jos puhuit allekirjoittamattomasta esityksestä, ei ole mitään hyötyä Kaksi s täydentää Se vain jättää vähän Jack Aidley 12 12 14 at 20 58 Huomaa Merkittävin vasemmanpuoleisin bitti ilmaisee kokonaislukun merkin, joten sitä kutsutaan joskus merkkibitiksi. Jos merkkibitti on nolla, numero on suurempi tai yhtä kuin nolla tai positiivinen. Jos merkkipituus on yksi, niin Numero on pienempi kuin nolla tai negatiivinen. Laskettaessa kokonaisluvun 2 s komplementtia käännä luvun binäärinen ekvivalentti muuttamalla kaikki nollat ja nollat kaikille, joita kutsutaan myös 1 s: n komplementiksi, ja lisää sitten one.0001 0001 binaari 17 1110 1111 kaksi s komplementti -17.1110 1110 Invert bittiä.1110 1110 0000 0001.1110 1111 Lisää 1. Kaksi komplementtiyhdistelmää noudattaa samoja sääntöjä kuin binaarinen lisäys. Kaksi s komplementtin vähennystä on binäärinen lisäys minuend 2 s täydentää T negatiivisen numeron lisäämisestä on sama kuin vähennetään positiivinen yksi. Two: n komplementtikirjoittaminen noudattaa samoja sääntöjä kuin binäärinen kertolasku.3 2 jäljelle jäävä 1.0000 0000 0000 0001.Sign-Magnitude Representation Toinen negatiivisten numeroiden esitystapa on sign - Magnitude Sign-magnitude - esitys edustaa myös merkin merkittävintä bittiä signin osoittamiseksi. Negatiivinen luku on positiivisen numeron 7-bittinen binäärinen esitys, jossa merkittävin bitti asetetaan yhteen. Haittapuolet tämän menetelmän käyttämiseen aritmeettisessa laskennassa ovat Että tarvitaan erilaisia sääntöjä ja että nolla voi olla kaksi esitystä 0, 0000 0000 ja -0, 1000 0000 Offset Binary Representation Kolmas tapa esittää allekirjoitettuja numeroita on offset binario Aloita laskemalla offset-binaarikoodi antamalla puolet suurimmasta mahdollinen numero nolla-arvona Positiivinen kokonaisluku on absoluuttinen lisäarvo nollakoodiin ja negatiivinen kokonaisluku vähennetään Offset-binääri on suosittu AD - ja DA-muunnoksissa, mutta se on silti hankala aritmeettiselle laskemiselle. Esimerkiksi suurin arvo 8-bittiselle kokonaislukuvuudelle 2 8 256.Offset binäärinen nolla-arvo 256 2 128 desimaali 1000 0000 binary.1000 0000 offset-binaari 0 0001 0110 binäärinen 22 1001 0110 offset-binaari 22.Sign Magnitude edustava binääriasetukset. Jos allekirjoittamattomat binääriluvut, kaikkien bittien tulisi ottaa huomioon arvonlaskennan vuoksi. Siten allekirjoitetun desimaalin ekvivalentti 10101100 Decimal number Allekirjoitettu suuruus Un Allekirjoitettu suuruus 0 0000 0 1 0001 1 2 0010 2 3 0011 3 4 0100 4 5 0101 5 6 0110 6 7 0111 7 -8 - -7 1111 15 -6 1110 14 -5 1101 13 -4 1100 12 -3 1011 11 -2 1010 10 -1 1001 9 -0 1000 8 On olemassa kaksi muuta tapaa edustaa allekirjoitettuja numeroita, nämä ovat - yksi täydennys edustus ja kaksi täydennys edustus. Sign Magnitude Representation Binaariset vaihtoehdot Forex-hinnat Venezuelassa Avaa Market Accessin binaariset optiosignaalit, joilla on johdonmukainen 72 menestystä Täällä John Anthonyissa Ei edustusta on Että jokin tili on tai on yksi kommentointikirjoitus Kaikissa allekirjoitetuissa binääriluvuissa, jos kukin 1 korvataan 0: llä ja jokaisella 0: llä, tuloksena oleva numero tunnetaan alkuperäisen numeron yhtenä kokonaisuutena Jos alkuperäinen numero Oli positiivinen, niin yksi ylistysmäärä on negatiivinen ja samansuuruinen. Olisimme erittäin tyytyväisiä siihen, että ottaisitte yhteyttä asiakastukeen, jotta voisimme keskustella asiasta edelleen. Olemme varmoja, että pystymme tarjoamaan sinulle vastauksia ja ratkaisuja Joka helpottaa mieltäsi ja jättää sinut tyytyväisiksi Mutta on myös tarpeen mainita selkeästi, että numero on allekirjoitettu numero, joten merkkibitia ei oteta vastaavan arvonlaskennan piiriin, vaan sen pitäisi vain osoittaa merkkiä eli tai. Tämä numeroiden esitys on Tiedämme allekirjoitetun numeron Koska tiedämme, että digitaaliset järjestelmät voivat ymmärtää vain kaksi symbolia, 0 ja 1, jotka ovat tosiasiassa jännitetasoja - merkkejä arvojen edessä ei voida käyttää binaarissa Sign Sign E Edustus Binaariset vaihtoehdot Binaariset vaihtoehdot Uutiset Tricks Numeron s suuruus tai sen vieressä oleva joukko Jotkin varhaiset binääriluvut saadaan signaalin suuruusluokan esityksestä pelkästään bittivirralla Sign Magnitude desimaalilukujärjestelmässä Yksi s Complement-edustaus Jos jokin allekirjoitettu binäärinumero, jos Kukin 1 on korvattu 0: llä ja kukin 0: llä 1: llä Jos merkkien eroavaisuudet pienentävät pienempää suurempaa suuremmasta, ja pidetään suurempien Access-ilmaisten binaaristen optiosignaalien merkkejä johdonmukaisella 72 menestyksellä Täällä John Anthonyissa Ei edustusta Että mikä tahansa tili on tai on. Esimerkiksi, kun sanotaan, että 10101100 on allekirjoitettu binääriluku, 8 bitti on merkkibitti, eikä sitä pitäisi ottaa arvonlaskennaksi, se merkitsee vain arvoa - arvoa ja loput 7 Bittiä on käytettävä vastaavan arvon laskemiseen. Samalla tavoin, jos alkuperäinen numero on negatiivinen, niin yksi s komplementti numero on positiivinen ja samansuuruinen Sign Magnitude Representation Binary Asetukset Tässä järjestelmässä numero koostuu suuruusluokasta ja symbolista, joka ilmaisee, onko suuruus positiivinen vai negatiivinen. Tätä ylimääräistä bittiä kutsutaan SIGN BIT: ksi ja asetetaan ennen edustettavan numeron suuruutta. Online Forex Trading Sijoittaminen seuraavaan tai seuraavaan Numeroon s suuruus Jotkut varhainen binääriluku voidaan saada sign-magnitude-edustuksesta pelkästään bitittäin 8-bittinen merkki-magnitudin numero ilmestyy seuraavasti Lisätään ja vähennetään huomiota merkkibitille Avoin Euroopan markkinoista Forex-hinta Nicaragua Accessin vapaa binääriasetus signaaleja, joilla on johdonmukainen 72 menestystä Täällä John Anthonyissa Ei ole edustusta, että mikä tahansa tili on tai on Jos merkit ovat samat, lisäämme vain suuruusluvut allekirjoittamattomina numeroina ja katsomme ylivuotoa. merkki tai merkkiä ei käytetä merkitsemään positiivista numeroa ja miinusmerkkiä negatiiviselle numerolle. Kuten tiedämme, digitaaliset järjestelmät voivat ymmärtää vain kaksi symbolia, 0 Ja 1, jotka ovat tosiasiassa jännitetasoja - merkkejä ei voi käyttää binaarissa osoittamaan merkkiä Sign Magnitude Representation Binaariset vaihtoehdot Forex Pound Dollar Binaarisessa numerointijärjestelmässä merkkipisteenä käytetään ylimääräistä bittiä ja se on joka on sijoitettu merkittävimpään bittiasentoon Sign Magnitude Representation Binaariset vaihtoehdot Binary-merkin merkin suuruus on yksinkertaisin käsitteellinen muoto. Edistymismuoto Sign-magnitude-binaarimuoto on yksinkertaisin käsitteellinen muoto. Edustaa numeroa sign-magnitude-muodossa. 8-bittinen merkki - magnitude-numero ilmestyy seuraavasti Seuraavaksi lisäys - ja vähennyslasku edellyttävät merkkibitin huomioimista. Ensimmäinen nimi, olemme juuri saaneet sanoman luottokorttiyhtiöltäsi, joka ilmoitti meille, että olet pyytänyt takautuvasta maksusta Sign Magnitude Representation Binary Options Tämä esitystapa voi liitetään binäärilukuihin melko helposti käyttämällä ylimääräistä bittipaikkaa edustamaan valuuttakursseja I N Vanuatu Jos haluat edustaa numeroa sign-magnitudissa, käytämme vain vasemmalla olevaa bittiä edustamaan merkkiä, jossa 0 tarkoittaa positiivista ja jäljellä olevat bittiä edustamaan suuruusarvon absoluuttista arvoa Trading Weekly Binary Option 3 Program Yleisesti MSB on merkki bittinen ja yleissopimus on se, että kun merkkipituus on 0, edustettu numero on positiivinen ja kun merkkibitti on 1, numero on negatiivinen. 8.1 Järjestelmässä binäärisen digitaalisen kertolaskuoperandin X kertomiseksi binaarisella digitaalisella kertojan operandilla Y, X ja Y, jotka molemmat ovat joko merkin suuruus tai komplementaarisia binäärilukuja, parannus mainittujen operandien kertomiseksi ilman pre - tai post-komplementaatiota, jolloin mainittu parannus käsittää. varastointivälineet kahden n-bittisen operandin, X: n ja Y: n pitämiseksi, jokaisen operandin bittiä, jotka ovat sekvenssissä, jossa bitin merkitys vähenee merkittävimmästä bitistä vähiten merkitsevään bittiin, jolloin kukin operandi sisältää ainakin yhden merkin bitin. Skannausvälineet, jotka on yhdistetty mainittuihin tallennusvälineisiin kertomaan operandin X yk - sinkertaiseksi operaattorista Y saaduista kertojan bittiryhmistä, joista kukin ryhmä sisältää peräkkäiset Y: n bittiä ja viereisen ryhmän päällekkäin vähintään yhden bittin ollessa suurempi kuin 3. matriisikokoonpano välineet, jotka on liitetty mainittuihin päällekkäisiin skannausvälineisiin ja jotka vastaavat X: n peräkkäisiin skannauksiin sellaisen osatuotteiden sekvenssin tuottamiseksi, joka on koottu matriisiin, Asetetaan rivejä, joissa m INT n-1 s-1, jokainen rivi sisältää yhden mainituista osatuotteista. Merkitse koodausvälineet mainitussa matriisin kokoonpanovälineessä ja liitettynä mainittuihin päällekkäisiin skannausvälineisiin ja vasteellisesti sanottuun kertojan bittiryhmien sekvenssiin tai kertolaskuun Merkkibitin, joka liittää merkkikoodausbitit mainittuihin osatuotteisiin mainittujen rivien ja välineiden täydentämiseksi mainittujen matriisikokoonpanovälineiden avulla mainittujen osatuotteiden lisäämiseksi mainitulla merkillä, jotka koodaavat lisättyjä bittejä, tuottamaan X: n tuotteen kerrottuna Y.2: llä. Että mainitut komplementaariset binääriluvut ovat binaarisia numeroita, joilla on n-s-1 bittiä, jotka ovat laskevassa merkityksessä vastaavista merkinbitistä, XO ja YO vastaavista vähiten merkitsevistä biteistä, X ns ja Y ns mainitusta parannuksesta edelleen mukaan lukien. Toiset rekisterit mainituissa tallennusvälineissä, kukin mainituista rekistereistä n-bittisen merkin suuruusluvun tallentamiseksi merkitsevässä sekvenssissä useimmasta vähiten merkitsevään bittiin tai n-s-1 - bittisen komplementin tallentamiseen joka mainittu komplementtinen binääriluku on tallennettu merkitsevään sekvenssiin merkistä vähiten merkitsevään bittiin, jossa mainitun suuruusluvun vähiten merkitsevät n-s-1 bittiä tallennetaan ja liitetään kumpaankin ensimmäisestä ja toisesta rekisteristä, Signaloidun binääriluvun merkinbitin s-1-replikaatioiden merkitsemiseksi, kun merkin suuruusluvun merkittävimmät s-1-bittiä tallennetaan.3 Patenttivaatimuksen 2 mukainen parannus, jossa X ja Y täydennetään binäärilukuja ja ensimmäinen bitti Joka on identtinen P: n kanssa, määritellään EQU26: llä, jossa j on P-rivi, joka on tuotettu kertomalla X kerroinbittiryhmällä Y K-s-2 Y k-s-1 ja missä j S j XW j, Wj merkitsee Wj Wj: n absoluuttista arvoa kerroin, jolla X kerrotaan tuottamaan mainitun j: nnen rivin ja Sj on merkki kerroin, jossa. joka on looginen tai niiden rinnakkain sijoittaminen on niiden looginen AND, ja - ilmaisee loogisen komplementin. 5. Patenttivaatimuksen 4 mukainen parannus, jossa mainitun matriisin j: nnen rivin kohdalla 2 jm mainittu merkin koodausväline liittää s-1: n Merkin laajennusbittiä j: nnen osittaisen tuotteen osalta, sanotun merkin laajennusbittien, mukaan lukien s-2, seuraa viimeinen bitti, b, jolla on määritetty arvo, jossa X-merkki on X-merkkibitin merkki ja V merkitsee eksklusiivista TAI-operaatiota. 6. Patenttivaatimuksen 5 mukainen parannus, jossa jokaisella mainituista osatuotteista on merkittävin pää ja mainitut s-1-merkin laajennusbitit liitetään kaikkien mainittujen osatuotteiden merkittävimpään päähän, jolloin mainittu bitti on merkittävimmän osittaisen tuotebittin vieressä. 7. Patenttivaatimuksen 6 mukainen parannus, tunnettu siitä, että s-merkin laajennusbittien sekvenssi on liitetty mainitun matriisin viimeisen rivin merkittävimpään päähän, jolloin ensimmäiset mainituista s-merkin laajennusbiteistä määritetään ja kukin seuraavista s-1: stä mainittujen merkkien laajennusbittien ollessa määritettävissä Edustavalla monipisteisellä päällekkäisellä skannauskertoimella, joka kertoo n-bittisen merkin suuruusoperaatiot X: n ja Y: n tuottamaan tuotteen, mainittu kerroin sisältää välineet päällekkäisen skannausmatriisin tuottamiseksi, jossa on m 1 riviä, joissa kukin rivi sisältää osittaisen tuotteen Joka on tuotettu kertomalla X jonkin Y: n bittiryhmän sekvenssistä, kukin bittiryhmä limittäin vierekkäisen bittiryhmän päälle, jokaisen bittiryhmän, joka sisältää s-bittiä, parannuksen parin kahdesta komplementti binäärioperaatiosta Xtc ja Ytc, jotka kukin sisältää N-s-1 bittiä, jotka on järjestetty merkitsevälle sekvenssille bitistä 0, merkkisbitistä bittien ns kautta, sanottu parannus käsittää: laajennusvälineet X tc: n ja Ytc: n merkkituotteiden laajentamiseksi lisäämällä X tc s-1: n replikointiin X 0: n merkkibitin ja lisäämällä Y: n Y-t-s-1-replikaatioihin Y. matrix-välineen merkkibitin, joka on liitetty mainittuihin laajennusvälineisiin päällekkäisten rivien kaistaleen matriisin tuottamiseksi, kukin rivi sisältää vastaavan osittaisen tuotteen n 1 bittiä, jotka on tuotettu mult Joka merkitsee X tc: n vastaavaa s-bittiryhmää Y tc: ssä mainitulle bittiryhmälle, joka sisältää bittiä merkitsevässä sekvenssissä, ja mainittu s-bittiryhmä päällekkäin seuraavan s-bittiryhmän Yk: n kanssa, mainitun matriisin sisältäessä m 1 riviä, missä ja mainitussa jossa jokainen rivi j on annettu. missä Sj on j: nnen rivin merkki ja Wj on kertoimen Wj absoluuttinen arvo, jolla X tc kerrotaan tuottamaan j: n Rivi - ja. sign-välineet mainitun matriisin j: nnen rivin merkin S j laskemiseksi tämän keksinnön mukaisesti. Tämä keksintö koskee binaaristen numeroiden moninkertaistumista päällekkäisillä, monipisteisillä skannauksilla ja erityisesti kertoimella, joka kertoo kaksi monipisteistä , Jotka molemmat ovat joko merkin suuruisia tai allekirjoitettuja binäärilukuja. Kertojan realisointi, joka kertoo binääriluvun parin tuloksen tuottamiseksi, monimutkaistuu, kun numeroiden muotoa pidetään. Kuten tiedetään, binäärisiä numeroita voidaan edustaa Useita suuruusbittien yhdistelmää Liitetyn merkkisbitin kanssa Suuruusbitit edustavat lukeman absoluuttista suuruusluokkaa, kun taas merkkipituus merkitsee positiivista tai negatiivista suuruutta. Toinen esitystapa on allekirjoitettu binääri, joka saadaan aikaan täydentämällä numeron absoluuttista arvoa Useimmin käytetty on Kaksi s komplementti Tässä esityksessä alkuperäisen magnitudin täydentäminen upottaa luvun merkin sen suuruusluokkaan. Koska kahden s komplementinumeron merkkiä ei voida erottaa absoluuttisesta arvostaan, kuten on merkin merkitsevyys Edustus, monistuslaitteisto molemmille esityksille vaatii yhden edustavan muodon korjaamista tai muuntamista. Korjaus ja muuntaminen tarkoittavat tietenkin lisälaitteiston ja ajan tarvetta. On olemassa ainakin kolme tavallista tapaa suorittaa kaksi s: n täydentämiskertaa käyttämällä merkin suuruuskerrointa In Ensimmäisessä menetelmässä kaksi komplementtia operandia on esiasennettu tuottamaan merkin m Agnititudinumerot Tuloksena olevat merkin suuruusluvut kerrotaan sitten tuloksena takaisin kahden komplementtimuotoon, jossa jälkitoimitus täydentää. Tämä järjestelmä vaatii lisäkustannuksia laitteistossa ja menettelytavoissa. Laite on lisättävä komplementaation suorittamiseen ja aika kulutetaan suorita se Laitteisto voidaan tallentaa, jos esi - ja jälkipitoisuus suoritetaan summain laitteistossa Tämä voi kuitenkin johtaa siihen, että useammissa sykleissä on vielä suoritettava kertolasku ja edellyttävät multipleksointilaitteiston lisäämistä summain syötteille. Toisessa tekniikassa operandit Tunnistetaan ennen kertolaskua ja ehdollisesti täydennetään. Jos molemmat operandit ovat positiivisia, ei tarvita pre - eikä post-komplementaatiota. Molempien vastakkaisten numeroiden monistaminen edellyttää vain yhden operandin ja post-komplementaation esiasennusta ja kahden negatiivisen numeron kertominen edellyttää molempien operandien esiasennusta. on se, että operandien havaitseminen parantaa kykyä Tämä tekniikka vaatii myös ylimääräistä laitteistoa ja lisää käyttöjaksoja. Tätä lähestymistapaa käytetään yleisimmin binaaristen kertojien toteutuksessa, katso US-patentti nro 4 594 679. Viimeinen kahden komplementti kertolasku käyttäen merkin suuruuspiiriä voidaan käyttää Esimerkiksi SD Pesaris, 17-bittinen Array-kerroin, IEEE TRANSACTIONS ON COMPUTERS, vol. C-20 TP 442-447, huhtikuu 1971, tämä on toteutettu käyttämällä erityistyyppisiä summaajia elementin lisäyksen ja vähentämisen suorittamiseen. tapaus edellyttää neljän tyyppisiä summaajia, joita ei useinkaan ole täysin toteutettu valituissa tekniikoissa. Täydellinen summaaja on tarpeen, joka vaatii kertointimatriisin luomisen ja manipuloinnin. Matriisissa korjausrivit lisätään olemassa olevaan matriisiin negatiivisille termeille Kahdessa komplementtikirjoituksessa Tämä vaatii lisää laitteistoa ja viivästystä kokonaiskertoimiselle Kertojien suunnittelu olisi seurausta kertoimesta, joka kykenee kertomaan operandiparin, jotka ovat joko merkin suuruus tai molempien kahden komplementti, tuloksen aikaansaamiseksi, kertolasku suoritetaan ilman esiasennusta, jälkipitoisuutta, erikoistuneita summittajia, ylimääräisiä korjausrivisiä rivejä Keksinnön yhteenveto. Keksinnössä tarjotaan käyttöön uusi järjestely kerroin laitteiston toteuttamiseksi, joka kykenee kertomaan joko kaksi merkin suuruusoperaatiota tai kaksi kaksi s komplementtia Operandit ilman täydentämisvaatimusta, operanditunnistusta tai monimutkaisia matriiseja. Tämän keksinnön lisätavoitteena on luoda kaavio, jossa käytetään merkin suuruuskerrointa, jolla suoritetaan joko merkin suuruus tai kaksi s komplementtioperaatiota kertova kertomus, täydentää laitteistoa ilman lisäaikaa toiminnan suorittamiseksi Ja ilman tekniikan tason mukaisten kertoimien voimia. Tämän keksinnön lisätavoitteena on tuottaa laite kahdelle s komplementtikertoimelle, joka kertoo kahden s komplementtiopandandin parin samana ajanjaksona kuin merkki-magnitudin operandit parilla. Tämän keksinnön etuna on laitteistojen etu - ja jälkipitoistumisjaksojen poistaminen operandien lopputuloksesta. Tämän keksinnön eräs toinen erityinen etu on eliminoimalla erikoispiirien tarve elementin lisäyksen vähennykselle ja osittaisen tuotematriisin laajentamiseksi . Keksinnön mukaisesti operaatioparin lisääntymisessä muodostetaan osittaisten tuotteiden termi matriisi algoritmin mukaisesti, jokaisen osittaisen tuotteen sisältäessä oheisen merkin koodaavat bitit. Kahden n-bittisen operandin osalta matriisi kehitetään Kertoo kerroinoperandia bittiryhmien sekvenssin saamiseksi Jokainen ryhmä sisältää s kertojan peräkkäiset bittiä ja limittää vierekkäisen Nt-ryhmää yhdellä bittiä ja s 3 A-matriisikomponentti vastaanottaa osittaiset tuotteet kertoimalla kerroin kertoimella olevilla bittiryhmillä ja tuottamalla osittaisten tuotteiden sekvenssin, joka on koottu matriisiin, joka sisältää m 1 - offsetrivit, jossa m INT n-1 s -1, kukin matriisirivi sisältää yhden osittaisista tuotteista Merkkikooderi on sisällytetty matriisikompleksoriin ja vas - taa kerroinbittiryhmien sekvenssiin tai kertolaskamerkkibittiin lisäämällä merkkikoodausbittejä osittaiseen tuotteeseen vastaavan rivin loppuun Matriisikomplekseriin on kytketty summauspiiri, jolla lisätään osittaiset tuotteet, joissa on merkkejä, jotka koodaavat lisättyjä bittejä, tuottamaan kahden operandin tuotetta. Alla olevassa algoritmissa esitetään merkki-enkooderi, joka generoi Merkki koodausbittien vasteena joko kerroinbittiryhmälle tai kertolaskubitille, parantaa tunnetun tekniikan merkin suuruudeltaan päällekkäistä skannauskerrointa mahdollistaen sen moninkertaistaa operaation Jotka ovat joko merkin suuruisina tai kahden s komplementtimuodossa ilman esi - tai jälkikompensointia. Tämän keksinnön muut edut ja tavoitteet tulevat ilmi, kun seuraava yksityiskohtainen selitys luetaan viitaten alla oleviin piirustuksiin. PIIRUSTUSTEN KUVAUS. Kuvio 1 havainnollistaa lohkokaaviomuodossa keksinnön suoritusmuotoa. FIG 2 havainnollistaa termien tuottamista offset-osittaisen tuotematriisin keskiriviltä. FIGS 3, 4 ja 5 esittävät osittaisen tuotematriisin muodot, jotka jäljittävät kehitystä FIGS 6, 7A, 7B, 8A, 8B, 9A ja 9B ovat kaavioita, jotka havainnollistavat keksinnön mukaisen matriisin muodostumista. FIG 10 on kaavamainen piirikaavio, joka havainnollistaa keksinnön matriisikokoonpanoa. Kuviot 11 ja 12 ovat kaavamaisia piirikaaviota, jotka esittävät välineitä kahden s komplementtioperaattorin suuntaamiseksi ja merkitsemiseksi. FIGS 13a, 13b, 13c, 13d, 13e ovat kaavamaisia kytkentäkaavioita osan COMB: stä INE-piiri, joka tuottaa kertoimia, joita käytetään offset-osittaisen tuotteen muodostamisessa. FIG 14 on kaaviomainen piirikaavio, joka kuvaa osittaista bittigeneraattoria keksinnön suoritusmuodon matriisikomponentissa. FIGS 15-17 ovat piirikaavioita Kaaviot, jotka esittävät rivinmuodostuspiirejä, joita käytetään osittaisten tuotteiden muodostamiseen keksinnön suoritusmuodossa. FIG 18 on lohkokaavio, joka havainnollistaa siirto-tallennuksen summauspuuta osittaisen tuotematriisin lisäämiseksi. EDULLISTEN SUORITUSMUOTOJEN KUVAUS. Rray-kerroin on tunnettu tekniikka Kahden n-bittisen binaarisen digitaalisen numeron tuottamiseksi Yleisesti käytetty algoritmi tällaiselle monistukselle on MacSorleyn nopeassa aritmeettisessa informaatiossa binääri-tietokoneissa ilmoittama päällekkäisen siirto - menetelmä kolmibittiselle skannaukselle, IRE: n prosessit, VOL 99, Jan 1961 Skannauskertointitekniikassa multibittinen kertolasku kerrotaan multibittisellä kertoimella monipisteisen p Roduct Tekniikan skannaus käsittää kertojan kerroksen ottamalla ottamalla sekvenssejä kertojan bitiryhmiä ja kertomalla kerroin kullakin bittiryhmällä tuottamaan osittaiset tuote-ehdot, täten vähentämällä tehokkaasti osittaisten tuotteiden lukumäärää. US-patenttihakemuksessa Ser No. 116, 172, jätetty Nov 3, 1987, and assigned to the assignee of this application, a representative technique and means for overlapped multiple-bit scanning are taught in which the bit groups of the multiplier consists of more than three bits For the example of its specific embodiment, that patent application is incorporated herein by reference. In the incorporated patent application, an overlapped scanning multiplication system assembles modified partial products in a reduced matrix by increasing the size of multiplier bit groups with which the multiplicand is scanned beyond three In addition, each multiplier bit group is overlapped by one bit with an adjacent bit group When a negative pa rtial product term is produced, a hot 1 is encoded in an extension to the partial product term in the previous row, thus avoiding the need for adding a row for this purpose Instead of extending each row to the left edge of the matrix, rows are extended with bands of encoded extensions of limited length at each end of the partial product terms. In this description, a sign magnitude operand is taken to be a multi-bit binary digit with n consecutive bits A multiplicand operand X has the following notation. where X 0 is the sign bit, and bits X 1 - X n-1 present the magnitude in descending significance from X 1 through X n-1.Similarly, a multiplicand operand in sign magnitude form includes n bits numbered from Y 0 through Y n-1 with Y 0 being the sign bit, and Y 1 through Y n-1 magnitude bits whose significances decrease from Y 1.In this embodiment, signed binary operands are at most n - s-1 bits wide Thus, a signed binary multiplicand operand has bits X 0 - X n-s with X 0 being the sign bit, a nd the remaining bits decreasing in significance through X n-s The signed binary multiplier operand has similar notation In the embodiment, s-1 replications of the sign bit of a signed binary number are appended to the left of the sign bit, thereby giving these numbers the n-bit width of sign magnitude numbers. In the system of FIG 1, a multiplicand X is provided to an alignment and extension circuit 10 activated by a two s complement indicator tc If the tc signal is activated, X is a two s complement number Activation of the tc signal will align the least significant bit of the operand X with the least significant bit of a sign magnitude number and extend the sign bit X by s-1 replications, thereby rendering X as an n-bit signed binary number If the tc signal is inactive, X is a sign magnitude number requiring no alignment or extension A 3X multiplier 14 multiplies a bit X i of X by standard left-shift and add technique to producer 3X i multiplier Y is subjected to an align extend circ uit 18 identical with that indicated by reference numeral 10 The n-bit operand is then scanned in the scan means 20 As is known in the art, the scan means 20 will produce a sequence of multiplier bit sets, each bit set including s bits, successive bit sets overlapping one bit of an adjacent bit set For example, in the illustrative case, when s 4, the first scan of Y will output the values of the first four bits of Y, that is, Y 0 Y 1 Y 2 and Y 3 The second scan will output the values of Y 3 Y 4 Y 5 and Y 6 The third scan will output the values of the sixth through ninth bits of Y and so on until all of the bits of Y have been scanned If, for example, Y consists of 56 bits plus a sign bit, 19 scans of Y will be output by the scan means 20.The output of the scan means is applied to a combining circuit 22, which combines the bits of a multiplier bit set to produce values of a coefficient W for the current scan In addition, the current scan of Y is provided to a sign encoding circuit 24 Th e sign encoding circuit 24 receives the multiplicand sign bit X 0 the coefficient W 0 , and bits from the current scan of Y to encode bits which are appended onto the partial products. The coefficients, the values of X including 3X, and sign encoding bits are all provided to a matrix assembler 26 which produces an overlapped scanning matrix, row-by-row, in which each row includes a partial product with appended sign encoding bits The matrix is indicated by reference numeral 28, which may denote, for example, main storage, or RAM storage where current results are stored It is also contemplated that the practice of this invention will accommodate carry-save addition techniques in which an entire matrix will not be assembled Rather, as each row is produced, it will be combined with the sum of all the previous rows until the final product is achieved For an understanding of this technique, see the incorporated patent application. A matrix is then added by an adder circuit to produce the mult iplication result Many adder circuits are known which can be used for combining the partial products to produce the result For example, a set of carry save adder trees 30 can be provided which reduce the columns of the matrix to no more than two terms carry and sum These columns are added, typically in the next cycle, by a 2 1 adder 34, yielding the result This set of adder components can be understood, for example, with reference to the incorporated patent application. Turning now to the encoding of the matrix for s-bit overlapped scanning, the following describes a multiplier for fixed point operands in two s complement notation using the hardware of a floating point, sign magnitude notation multiplier The fixed point and floating point operations are computed in the same number of cycles after the loading of the operands The changes needed to sign magnitude hardware to compute both types of multiplication are described. THE SIGN MAGNITUDE MULTIPLIER. Let X sm be a n-bit sign magnitude fraction number, then, EQU1 Assume the multiplication of the two absolute values of two sign magnitude numbers, X sm and Y sm and their sign manipulation separately Then it can be stated that EQU2 such that m INT n-1 s-1 where INT integer division, s is the number of bits being scanned, and s 2 EQU3 and let k be proportional to j such that k s-1 j-1.S j X sm W j can be rewritten as EQU4 with the possibility of a hot 1 added, where. and such that X i X i if S j 0 or X i X i if S j 1, with W L ON when W L and W L mutually exclusive W K when L K. NOTE Some bit positions and W L depend on j For ease of comprehension and notation such dependencies have been omitted. Given that W j 2 2 S j X sm W j max 2 2 X sm and because sign extension preserves values, S j X sm W j can be represented as in FIG 2 From FIG 2, it can be easily verified that If S j 0, then j is the correct representation of S j X sm W j If S j 1, then a hot 1 must be appended at position 2 - n-1 position Therefore, theorem 1 h olds true. It may be observed that X 0 is always equal to 3X 0 Thus, -2 X 0 W 0 It is also true that because X 0 0, -2 X 0 However, this may not always be the case for other representations such as the two s complement notation to be considered later. Let S j X sm W j j then it can be proven that for every 1 j m. such that 0 if S j 1 0, or 1 if S j 1 1 When j m 1.This is because no more extension is necessary due to the fact that there are no more rows or scans to follow, Given that W 1 0, 1 is always positive and there is no need for an extra row for adding a possible hot 1 Thus. 2 5 represents a matrix containing m 1 rows starting at column 2 0 and ending at column 2 - 3 m 1 -1 n-1.Given that sign extension will not change j for 1 j m 1, it can be stated that EQU5 thus, the j-th row of 2 5 can be written as EQU6 Analogous conclusions can be reached for m 1 The representation of j in 2 6 implies that the X sm Y sm matrix will not change value when added as represented in FIG 3 Given that the positions of the product starting at 2 -1 are of interest, the product bits corresponding to the positions 2 1 2 0 need not to be considered In regard to the multiplication, it can be stated that the matrix in FIG 5 corresponds to the matrix in FIG 4 Note that, in FIG 5, -2 or is of interest in the product In the incorporated patent application it is proven that the lower triangle matrix containing the s is equivalent to EQU7 where j represents the sign of the j-th row Now, j 1 if and only if the j-th row is negative It also can be proven that the lower triangular m atrix is equivalent to a sign encoding into the band of the matrix The encoding can be embedded in j as follows. THEOREM 2 EQU8 such that 2 j m and S j 1 if and only if W j 0 Proof. The sign encoding depends on S j because S j alone determines the 1 or 0 extension That is, given that X 0 the sign bit, is always 0, S j determines if j is a positive or negative number Therefore. S j 0, meaning that W j 0, EQU9 The implication is that 1 1 1 has been added on the j-th row if S j 0, which proves the validity of Theorem 2 by placing the right encoding as taught in the incorporated patent application. S j 1, meaning that W j 0, and EQU10 which is equivalent to EQU11 which corresponds to the right encode 1 1 0 for S j 1 as taught in the incorporated patent application Therefore, Theorem 2 holds true. THEOREM 3 EQU12 Proof. S j 0 then EQU13 which is equivalent of encoding 1 0 0 0 in the front m 1 This corresponds to the right encode of the last row as taught in the incorporated patent application. S j 1 then EQU14 which is equivalent to encoding 0 1 1 1 in front of m 1 and which corresponds to the right encode as taught in the incorporated patent application when S j is negative Thus, Theorem 3 holds true. THEOREM 4 EQU15 such that EQU16 Proof. Trivial from theorems 1, 2, and 3 and equation 2 6.THE TWO S COMPLEMENT MULTIPLICATION. Theorem 4 dictates the formulation of a sign magnitude multiplication It may be asked whether such a device can be used to compute a two s complement number multiplication The following derivations describe how the sign magnitude multiplier can be used to compute both sign magnitude and two s complement multiplication with neither hardware correction nor extra delay and with but minimal modification on the hardware Assume two n-bit two s complement non-fractional numbers, X tc and Y tc and consider multiplication, X tc Y tc EQU17 The implication is that the non-fractional numbers X tc and Y tc can be seen as fractional with appropriate decimal point shif ting and proper renaming of the bit position. Let EQU18 Y tc with proper renaming, can be written as EQU19 To prove that a sign magnitude multiplier will accommodate a two s complement multiplication, it must be proven that Theorems 1, 2, 3, and 4 hold true for both multiplications Except for shifting the decimal point, X tc Y tc and X sm Y sm have equivalent expressions if one of the two is named differently. In hardware, this translates to forcing the operands into the registers with the LSB s at the same position, which is only a convention and not a hardware requirement It can be easily verified that Theorem 1 holds true for both multiplications. In order to avoid an extra row extra partial product and preserve the matrix, it must be shown that W 1 0 For sign magnitude numbers, Y 0 0, which means W 1 0 This is not true for two s complement notation Y n-1 may be either 0 or 1 and thus to preserve the matrix. This requires that Y n-1 Y n-2 Y n-3 Y n-4 which implies that in order to prese rve the matrix, the first decode must be all sign bits Theorems 2 and 3 do not hold true This is because sign extension has been encoded and, for sign magnitude multiplication, X 0 0 i e X sm has been forced to be positive Thus, S j determines the sign of j This is not true for two s complement multiplication X n-1 may be 1 or 0 Thus, S j alone can not determine the sign bit of j The following holds true. The sign of j for both sign magnitude and two s complement is determined by -2 X sign V S j W 0 with W 0 1 if and only if W 0 with X sign being equal to the most significant bit of X, and S j being the sign of W j. It must be proven that X 0 W 0 X sign V S j W 0 , with X 0 being equal to the most significant bit of X, in essense, X sign. W 0 implying that W 0 1 and -2 X sign V S j Table 1 describes the computation of the sign of j. It can be easily verified that -2 respects the computation of Table 1 Thus, X sign V S j will compute the resulting sign of j. From a X 0 W 0 0 Thus, Theorem 5 holds true for case 2.Theorems 2 and 3 are valid if and only if S j and S j are substituted with -2 and -2 respectively, with -2 X sign V S j W 0.For Theorem 2, the following holds true when S j is substituted by - j EQU20 such that 2 j m and -2 X sign V S j W 0 EQU21 Case 1.Subcase 1 Sign Magnitude. S j 0, then X sign V S j X sign Thus, 111 has been added in the j-th row. S j 1, then X sign V S j X sign Thus, 110 has been added in the j-th row and Theorem 2 holds true. Subcase 2 Two s Complement Multiplication. If X sign 0, then the j-th row is positive and 111 has been added. If X sign 1, then the j-th row is negative and 110 has been added. If X sign 0 then the j-th row is negative and 110 has been added. If X sign 1 then the j-th r ow is positive and 111 has been added. Therefore, Theorem 2 holds true for subcase 2.Case 2 W 0 which implies W 0 1.Thus, X sign V S j W 0 1 and 111 is added which implies that Theorem 2 holds true for case 2.For Theorem 3, the following holds true EQU22 Case 1 W 0 then W 0 1, -2 X sign V S j. When the sign magnitude notation is considered, then -2 0 and 1000 has been added in front of m 1.For two s complement notation, either 1000 is appended to the front of m 1 if X is positive, or 0111 if negative Thus, Theorem 3 holds true for subcase 1.For the sign magnitude notation, j is negative and 0111 has been appended in front of m 1.For two s complement notation, either 0111 is appended if X is positive, which also indicates j negative or 1000 if negative, which indicates j positive. Thus, Theorem 3 holds true for subcase 2. W 0, then W 0 1 and -2 0 implying that 1000 has been added in all cases meaning Theorem 3 holds true for case 2.SIGN EXTENSION ENCODING. For every j with 1 j m, three bits must be added and computed by -2 and -2 Two bits are 1 s and the third bit b is equal to. also for the row in which j m 1, four bits must be added computed by -2 and -2 while X sign is known S j and W 0 must be calculated S j determines -2 and also the inversion and also determines addition of a hot 1 on the previous row. Given that W, consider 4 bits at the time, namely, Y k-2 Y k-1 Y k Y k 1 W 0 if and only if Y k-2 1 and it is not the case that W 0 S j Y k-2 W 0 and S j Y k-2 W 0.AN ALTERNATIVE ENCODING. It can be observed that a partial product with W 0 can be represented in two different ways since their sums are equal EQU23.The previous discussed version used encoding a for completeness and to show a reduction in control logic an equivalent method which uses both versions a and b is shown If both versions are assumed, then the following holds true. with S j and S j 1 Y k 1 and X i X i if 0 or X i X i if 1 and 0 if Y k 1 0, or 1 if Y k 1 1, If W does not equal 0, th en as proven previously, -2 X sign V will compute the right encoding. If W 0, then -2 and S j If 0, then both the previously discussed encoding and this encoding give version a s representation of W 0 If 1, then the previous encoding yields a and this encoding gives b s representation of W 0 Since both are equivalent, this encoding is valid Thus, for the given 1 j m, the encoding is valid For j m 1, the following encodings are used which are equivalent STR1 Version c is used in the previous discussed method and both are used in the alternative method depending on Thus, an alternative method of encoding the partial products has been discussed which uses less hardware For more details on this see the figures and diagrams in the attachment. X sm Y sm and X tc Y tc are equivalent to a matrix P, where EQU24 such that 1 is guaranteed to be positive and equal to EQU25 and such that for every j -1 0 and i equal to the corresponding bit of X or its inversion depending on S j corresponding to the row. Trivial from theorems 4, 5, and 6, and the alternative encoding. Assuming the design of a sign magnitude multiplication given in A Two s Complement Parallel Array Multiplication Algorithm by Bough et al IEEE TRANSACTIONS ON COMPUTERS, Vol C-22, Pg 1045-1047, Dec 1973, the changes needed to accommodate both two s complement and sign magnitude multiplication on the same multiplier are now considered Based on the previous theorems and observations, the following can be stated.1 Place the two operand s bits properly i e for both two s complement and sign magnitude, the Least Significant Bits should be at the same positions Hardware and time cost nothing.2 X tc and Y tc must be properly sign-extended, which means that multiplexing is necessary when placing operands Hardware addition is 10 buffers for repowering due to 32 and 48 fanouts from sign bit of X and Y multiplexor, respectively.3 Proper calculation of 3X One OR and one XOR exclusive-OR are needed as an extra.4 Scan the j-t h row.5 Compute S j properly.7 Create the sign extension encoding using -2 instead of S j It costs 18 more XORs.8 For the last row, it costs 6 cells more by changing the AND to an XOR.9 For the cycle synchronization with other data, latches for sign extension will be added at XREGB and YREG, which adds 3 latches more. THE GENERALIZED ALGORITHM. As proven in 4 , W j Thus, s-2 n-1 bits are needed to represent S j X sm W j Then, there is j such that it will represent S j X sm W j with a possible hot 1 added. The incorporated patent application dictates the number of bits to be added in order to encode the sign extension, namely, s-1 for all the rows except for the last row that needs s. Guarantee the first row is positive by having a first scan of s-1 sign extension extra bits for every scan 1 j m must be computed by -2 X sign V S j W 0 so as to add s-1 one s if j 0 and s-2 one s followed by a zero if j 0 Also, -2 will compute the s bits properly so that if m 1 0, then a 0 will be adde d followed by s-1 one s Or if m 1 0, then a 1 will be added followed by s-1 zero s. Using these theorems, an algorithm for forming the matrix is formulated One first assumes s-bit overlapped scanning with m 1 partial products, m being INT n-1 s-1 , with INT being the integer division, and n the length of the multiplier Y The value of s may be determined after conducting a comparative study of the hardware and timing requirements of an application to calculate the multiples with due consideration of the adding circuitry. In the explanation to follow, it is assumed, for the purposes of illustration, that n 57 and s 4 In this case, m 1 19 None of these values are intended to, and should not, limit the teachings of this description In fact, the ranges of n, s, and m are limited only by design considerations and the relationships established above. Referring to FIG 6, the matrix of the embodiment is illustrated Assuming that scanning starts at the most significant bits of Y, that is, partial product is shifted with respect to the j-th partial product by 3 s-1 bits to the right, where i is an integer, 1 and m 1 As illustrated in FIG 6, where the successive partial products 1-19 are shown as rows of the matrix, each row, save the first two, is shifted to the right by 3 s-1 bits relative to the previous row Each partial product includes the product of partial multiplication indicated by signs In addition, each partial product has appended sign encoding bits The first partial product has the sign encoding bits appended at its right-hand end, the last partial product has sign encoding bits appended at its left-hand end, all of the middle partial products have sign encoding bits appended at right and left ends. As FIG 6 shows, the first partial product has 61 bits, the middle partial products the second through the eighteenth have 64 bits, and the last partial product, the nineteenth, has 62 bits The sign represents a significant unknown bit of a partial product The represents a significant unknown bit which is in a partial product s matrix for sign magnitude and two s complement multiplication, but which is computed differently for the two forms, as described above The values 1 and 0 represent known significant bits of the partial product rows Last, the sign represents a significant unknown bit of a row specifically for the encoding of a hot 1 as described above Out of the 1,211 bits that make up the matrix, only 21 all indicated by are encoded based upon the form of the operands. The first row of the matrix of FIG 6 is illustrated in FIG 7A This row is produced by scanning the operand X with the first multiplier bit group illustrated in FIG 7B As shown, the first row is 61 bits wide, with the three last bits being the right encode of 00 where , equal to Y 3 is the pseudo-sign of the next partial product The bits of the row are labeled -1 through 56, where -1 and 0 are bits resulting from the operand X being multiplied by or 2 2 There are no terms denoted b y Y 0 Y 1 Y 2 Y 3 the j 1 th partial product is shifted with respect to the j-th partial product by 3 s-1 bits to the right, where i is an integer, 1 and m 1 As illustrated in FIG 6, where the successive partial products 1-19 are shown as rows of the matrix, each row, save the first two, is shifted to the right by 3 s-1 bits relative to the previous row Each partial product includes the product of partial multiplication indicated by signs In addition, each partial product has appended sign encoding bits The first partial product has the sign encoding bits appended at its right-hand end, the last partial product has sign encoding bits appended at its left-hand end, all of the middle partial products have sign encoding bits appended at right and left ends. As FIG 6 shows, the first partial product has 61 bits, the middle partial products the second through the eighteenth have 64 bits, and the last partial product, the nineteenth, has 62 bits The sign represents a significant unknown bit of a partial product The represents a significant unknown bit which is in a partial product s matrix for sign magnitude and two s complement multiplication, but which is computed differently for the two forms, as described above The values 1 and 0 represent known significant bits of the partial product rows Last, the sign represents a significant unknown bit of a row specifically for the encoding of a hot 1 as described above Out of the 1,211 bits that make up the matrix, only 21 all indicated by are encoded based upon the form of the operands. The first row of the matrix of FIG 6 is illustrated in FIG 7A This row is produced by scanning the operand X with the first multiplier bit group illustrated in FIG 7B As shown, the first row is 61 bits wide, with the three last bits being the right encode of 00 where , equal to Y 3 is the pseudo-sign of the next partial product The bits of the row are labeled -1 through 56, where -1 and 0 are bits resulting from the operand X being multiplied b y or 2 2 There are no terms denoted by , implying that this partial product is the same for sign magnitude operands as for two s complement operand. The equations for determining the bits of the first partial product are given by equations A1 - A4.wherein the coefficients are given by equations C0 - C4.FIGS 8A and 8B illustrate the j-th partial product for 2 j 18 These rows each have 64 bits, including three sign encoding bits on each end In FIG 8A, the left hand bits 11 , where denotes the bit that is determined differently for signed magnitude operands than for two s complement operands The three right-hand bits add a hot 1 to the j 1 partial product when necessary and are labeled 00 where The bits of jth partial product are labeled -1 to 56, and -4-3-2 for the left-hand encoding FIG 8B shows how the multiplier Y is scanned to produce the j-th partial product In FIG 8B, four consecutive multiplier bits scan the multiplicand X to produce the j-th partial product, with the multiplier bi t group for scanning the j 1th partial product overlapping the bit group of FIG 8B by 1 bit, The equations for determining the bits of the j-th partial product are given by equations D 1 - D 7.It will be observed that determination of bit -2 for the j-th row is an exclusive-or XOR term In view of the discussion above regarding Theorem 7, it will be appreciated that, if the FIG 1 multiplier were limited to sign magnitude operands, the right-hand side of equation D3 would include only However, in order to accommodate both sign magnitude and signed binary operands, this bit is determined according to equation D3 Thus, sign encoding the jth row depends upon bit drawn from the jth multiplier bit group, or upon the sign bit X 0 of the multiplicand. FIG 9A illustrates 19-th partial product, included in the last row of the matrix As shown, there is no right encoding, there being no subsequent matrix row, and thus no requirement to possibly encode a hot 1 The left-side encoding includes four bit s, -5 - -2 The equations for the bits of the 19-th row are given by. As equations E1 - E4 show, the FIG 1 multiplier accommodates both sign magnitude operands and signed binary operands in complemented form by exclusive-ORing the first bit, Y 54 of the 19-th multiplier bit group with an expression including the sign bit X 0 of the multiplicand operand. Thus, the matrix for 4-bit overlapped scanning of a 57-bit multiplicand has been shown in detail As FIG 6 illustrates, the middle 17 rows of the matrix are each offset by s-1 bits from the preceding matrix row, except for the second row, which is not offset from the first The last row is offset from the penultimate row by s-2 bits It will be evident to those skilled in the art that the equations given above for matrix rows can be generalized to the case of a multiplicand having n-1 bits, not counting the sign bit, in which each partial product includes at most n-1 s-2 bits, with the right and left end encodes for the middle partial produc ts being s-1 bits each Further, the second row through the next to last row are right-offset by s-1 bits. The entire matrix in the general case is 2 n-1 wide and has m 1 partial products The first row of the general matrix will contain n-1 s-2 s-1 bits, the first n-1 s-2 bits being the partial product, with s-1 bits appended on the right end The appended bits consist of s-2 0 s followed by a which is the hot 1 for the second partial product, and which is determined by In this case, Y 0 is the most significant bit, and is also the sign bit, for the sign magnitude multiplier, while Y 0 through Y s-1 are all equal to the sign bit for a complemented binary multiplier. For the j-th row of the general case, where 2 j m, each row is n-1 s-2 2 s-1 bits wide, with n-1 s-2 bits representing the partial product, and s-1 sign encoding bits appended on the left - and right-ends of each row to encode sign extension and the possibility of a hot 1 respectively Each left-sign encoding consists of s-2 one s, followed by These bits are labeled - 2s-4 through - s-2 The right encode includes s-2 0 s followed by a Y k 1 The partial product has bits at positions - s-3 through n-1.Last, the m 1 th, the last, row of the partial product matrix in the general case has n-1 s-2 s bits In this row, n-1 s-2 bits are needed to represent the partial product, and s bits are appended on the left end of the partial product The s encoding bits are all denoted by. With the matrix thus explained, provision for generating it can be understood with reference now to FIGS 10-17, in which an example using 4-bit overlapped scanning will be presented In FIG 10, the matrix assembler 26 is shown in greater detail, and includes a partial bit generator 40 and row generation circuitry 42 The partial bit generator 40 can be appreciated with reference to equation A1 - A3 , D4 - D6 , and E5 - E7 These equations are for generating partial product bits -1 - i for the rows of the matrix of FIG 6 The partial bit generator 40 combines X, 3X and W 1 - W 4 as required for these equations The row generation circuitry 42 combines the generated terms with Y k-2 to produce the partial product bits for the middle and last rows of the matrix, and also cooperates with the sign encoder to append the sign encoding bits, as required, by combining Y k-2 X 0 and W 0 The row generation circuitry 42 produces the sequence of m 1 shifted partial products with appended sign-encoding bits as illustrated above in FIGS 6-9B. Prior to matrix assembly, operands are aligned and extended, if necessary, as illustrated in FIGS 11 and 12 In FIG 11, a register 50 includes end storage spaces for storing a sign magnitude multiplier of n bits, Y 0 - Y n-1 as described above Bit Y 0 is both the sign bit and MSB of the sign magnitude multiplier, while bit Y n-1 is the LSB of the multiplier A signed binary multiplier in two s complement form, Y tc is constrained to include n - s-1 bits These bits extend from bit Y 0 through bit Y n-s tc, from mo st to least significant, bit Y 0 being the sign bit In the practice of the invention, in order to ensure that the first partial product magnitude is all zeros, s-1 bits are appended on the front of a signed binary multiplier, the bits being replications of the sign bit Y 0 This is accomplished by, for example, placing the signed binary multiplier in the n - s-1 least significant bit positions of the register 50, and multiplexing Y 0 with multiplexer 52 into the first s-1 bit positions of the register 50 In this case, the multiplexer 52 multiplexes the sign bit of a signed complement multiplier into the first s-1 bits of the register 50 only in response to a signal tc indicating, for example, a two s complement multiplier. Inspection of FIG 12 will reveal that a signed binary multiplicand X tc is aligned with a sign magnitude multiplicand by being entered into the least significant bits of a register 60, with the sign bit being multiplexed through a multiplexer 62 into the s-1 most signif icant bits in response to the tc signal Otherwise, if X is a sign magnitude operand, it is entered into the register 60 in order from most to least significant bits. The combining circuit 22 which produces the coefficients W 0 - W 4 is illustrated in detail in FIGS 13A-13E, which embody equations C0 - C4 , respectively As shown, the coefficients are generated in response to the bits of the current multiplier bit group which is scanning the multiplicand to produce the current matrix row. The partial bit generator is illustrated in FIG 14 In FIG 14, 58 circuits are connected in parallel and respond to values of X and to the coefficients W 1 - W 4 Each of the circuits a generates partial bit which is used to generate one of the 58 partial product bits for each row of the matrix in FIG 6 Thus, the circuit consisting of AND gates 70-73 and OR gate 74 combines X 1 3X 1 X 0 and the four coefficients W 1 - W 4 to produce a partial bit for -1 in a partial product Partial bit 0 is generated by four AND gates 80-83 which are connected to the OR gate 84 to combine X 0 X 1 3X 2 and X 2 with the four coefficients Partial bit i is produced by circuit consisting of the four AND gates 90-93, and the OR gate 94, which are connected to combine the four coefficients with X i X i 1 3X i 2 and X i 2.Returning to the circuit for partial bit -1 , each of the AND gates 70-73 is a two-input, single-output gate, with each output connected to a respetive input of the OR gate 74 AND gate 70 combines X 1 with W 4 , the gate 71 combines 3X 1 with W 3 , the AND gate 72 combines X 0 with W 2 , while the AND gate 73 combines X 0 with W 1 Inspection of equation A1 will confirm that the first partial bit circuit indeed produces bit -1 for the first partial product Inspection of equations D4 and E5 will confirm that the first partial bit circuit produces the term which is exclusive-ORd with Y k-2 Similarly, the remaining partial bit circuits produce bits 0 and i for the first partial product as require d by equations A2 and A3 For the middle and last rows of the matrix of FIG 6, the remaining partial bit circuits produce a term which is exclusive-ORd with Y k-2 Thus, during the first scan of multiplicand, the partial bit circuit of FIG 14 produces the partial product forming the first row of the matrix of FIG 6 For the remaining scans, the partial bit circuit produces values which are exclusive-ORd with one of the bits of the multiplier group currently scanning to produce partial product bits. FIG 15 illustrates the portion of the matrix assembler 26 which assembles the first row of the matrix of FIG 6 The outputs of the partial bits generator 40 are fed directly to a storage location for the first partial product row, the storage location being illustrated by a register The first 58 bits of the register receive directly the bits output by the partial bit generator 40 in their significance sequence In this regard, their significance sequence is -1 0 i , the sequence given by equati on 7 1 The manner in which the sign encoding circuit 24 operates to append boundary bits on the right end of the first partial product term is also shown in FIG 15 As already described, for the first partial product, S-1 bits are appended to the right end of the partial product term These bits are all zeros, if the following partial product is positive If, however, the following partial product is negative, the bits appended to the right of the first partial product are S-2 zeros, followed by a 1 Since the sign of the next row, as proven above, is given by Y k 1 for the first row, Y 3 , the sign encoding circuit 24 in FIG 15 includes bit lines 110, 112, and 114 feeding the last 3 bit locations in storage location 100 1 The bit lines 110 and 112 are hardwired to a logic level 0 , while the bit line 114 is responsive to the value of Y 3 Thus, when Y 3 is at logic level 0 , the sign value for the first row will be 0, which indicates that the next row is positive If, on the other hand, Y 3 is 1, the value of delta will be 1, indicating that the sign of the next matrix row is negative. FIG 16 illustrates the generation of matrix rows 2 through m according to the invention In FIG 16, the partial bit generator 40 is connected to the row generator circuit 42 The row generator circuit consists of exclusive-or XOR gates 120 -1 -120 i Each of the XOR gates receives as inputs a respective partial bit from the partial bit generator 40 and multiplier bit group bit Y k-2 The outputs of the XOR gates of the row generator circuit are connected to respective bit cells of a register representing a storage location for matrix row j It will be appreciated that the 58 bits of the partial product in the j-th row of the matrix will be in the significance sequence from -1 through i The s-1 bits are appended to the right end of the partial product of the j-th row are generated by the sign encoding circuit 24 as described above in connection with FIG 15 The s-1 bits appended to the left hand end of the partial product are generated in the sign encoding circuit 24 as illustrated in FIG 16 In this regard, three sign encoding bits are generated for appending to the left end of the j-th partial product, since s 4 If the partial product term is positive, the encoding is s-1 1 s and if negative, the encoding is s-2 1 s followed by a 0 In FIG 16, lines 115 and 116 are permanently hardwired to a logic 1 Bit line 117 is connected to the output of exclusive-nor XN gate 142 The inputs to the XN gate 142 are Y k-2 and the output of the AND gate 140, which combines X 0 with W 0 Thus, the j-th row of the matrix conforms to the illustration given by equation 7 2.Formation of the m 1 - th row of the FIG 6 matrix is illustrated in FIG 17 In FIG 17, a register illustrates a storage location where the last row of the matrix is stored The fifty-eight bits comprising the row s partial product are generated as in FIG 16 by the partial bit generator 40 and the row generator 42 In the case of the last row, s encoding bits are appended to the left end of the partial product to complete the row In this regard, s 4, and the four bits are -5 through -2 For -5 , the XN gate 152 combines Y 54 which is Y k-2 for the last multiplier bit group , with the output of AND gate 150 combining X 0 and W 0 The combination of AND gate 150 and XOR gate 154 satisfies each of equations E2 - E4 Thus, it will be evident that either 0111 or 1000 will be appended onto the left end of partial product m 1, as provided in the discussion of alternative sign encoding above. For the case of this embodiment, in which s 4, n-1 56, and m 1 19, the derivation of the matrix of FIG 6 will be described Each row of the matrix of FIG 6 is produced by scanning the multiplicand X with one of a sequence of overlapping bit groups of the multiplier Y The first partial product is obtained by scanning the multiplicand with bits Y 0 through Y 3 the second scan entails bits Y 3 through Y 6 and so on With this division of t he multiplier Y, there are 19 scans, and hence, 19 partial products are produced. In creation of the matrix, the partial product terms in all rows, except the first and last, are appended with s-1 bits at each end to make them uniform in length and displacement The appending also bands the matrix Each partial product is represented as 58 bits which is n-1 s-2 Negative partial products are effectively rendered in one s complement, with a hot 1 added by appending the previous partial product to give the two s complement Thus, s-1 bits are added to the right of every partial product, save the last, to account for representing the negative products as one s complement numbers, rather than two s complement numbers If partial product j is negative, its representation is in one s complement Appending 001 to the right of the one s complemented j-1 th partial product and aligned with n-1 of the jth row will render partial product j in two s complement form when the partial products are added Of course, 000 is appended to the right of each partial product in a row preceeding a positive partial product. Last, three bits are appended to the left of every middle partial product This is done to extend the sign of any negative partial products These three bits are 111 for positive partial product and 110 for negative The last partial product has an s-bit encoding appended to the left-hand end which is 0111, denoting that the product is negative or 1000 if the product is positive. Thus, the overlapped, banded scanning matrix is formed with first row having 61 significant bits, the next 17 rows having 64 significant bits, and the last row having 62 significant bits Each row of the matrix is shifted 3 bit positions to the right with respect to the preceeding row Since the partial product in the first row has no 3 bit sign extension on the left, the first and second rows begin in the same column Because the last row has no bit extension on the right, the last and next to last rows end i n the same column Also, since the last row is extended 4 bits on the left row, the last row begins 2 bit positions to the right of the penultimate row. This matrix can be reduced to a product using carry save adder tree technology For example, the carry save adder tree of FIG 18 includes 17 carry-save adders, CSA1-CSA17 This adder structure requires division of the matrix of FIG 6 into 6 sets of three rows plus a 7th set having one row The first 6 sets, for example, rows 1-18 are then processed in the first stages CSA1-CSA6 of the carry save adder tree In the second stage of the tree, a reduced matrix of partial product terms is combined The designations C1, S1, C2, S2, C3, S3, C4, S4, C5, S5, C6, and S6 indicate the respective carry and sum outputs from the carry save adders of the first stage of the tree of FIG 3 There are now 4 sets of 3 rows each, which are added in the second stage of the tree comprising CSA7 - CSA10.The third stage of the carry save adder tree adds the reduced matr ix obtained from the second stage, which now includes three sets of three matrix rows, the last set including the last row of the original matrix which is added in CSA13.The fourth stage of the carry save adder tree adds a further reduced matrix including two sets of three rows each The first set is added in CSA14, and the second in CSA15 The fifth stage of the carry save adder, consisting of CSA16, now must add only a single set of three inputs, C14, S14, and C15 An extra row derived from output S15 is saved for the 6th stage of the tree as shown in FIG 18 The final three rows of partial product terms of the matrix are added in carry save adder CSA17.Returning to FIG 1, the register 32, placed at the output of the carry save add circuit 30 and before 2-input adder 34 stores the two reduced matrix rows output by CSA17, which are provided to the adder 34 to produce the product resulting from multiplication of the operands X and Y. In this description, the following notation is observed. X sm sign magnitude representation of multiplicand X. Y sm sign magnitude representation of multiplier Y. X tc two s complement representation of X. X tc two s complement representation of Y. Y exclusive --OR of terms. complementation of a term or a bit. logical OR of terms.
No comments:
Post a Comment